本书对Verilog HDLD硬件描述语言作了系统全面的介绍。其中可综合的设计风格是一个最大特点。本书从基本的语法语义出发，结合整个复杂数字逻辑电路的设计流程，从简单的数字逻辑的实现到整个算法的系统实现，全面介绍了可综合程序的编码风格及仿真模拟，系统的设计作了深入的阐述。本书加入了了大量工程设计方法和技巧。
本书适用于专业为电子工程、计算机工程及计算机科学的本科生，及学习硬件描述语言的初学者。

 

前言
第1章 Verilog HDL概述
1.1 Verilog HDL简介
1.2 Verilog HDL的历史
1.3 Verilog HDL和VHDL的比较
1.4 计算机辅助设计的概况
1.5 目前的集成电路设计
1.6 IP复用技术及SoC概证
1.7 小结
第2章 Verilog HDL语言的语法
2.1 标识符和关键字
2.2 系统任务和系统函数
2.3 编译指令
2.4 空白符和注释
2.5 数值和字符串
2.6 线网类型
2.7 寄存器类型
2.8 门类型
2.9 操作符
2.10 小结
第3章 行为语句
3.1 过程语句
3.2 条件语句
3.3 case语句
3.4 循环语句
3.5 事件控制
3.6 持续赋值
3.7 过程赋值语句
3.8 小结
第4章 结构化建模
4.1 两种设计方法
4.2 模块
4.3 端口
4.4 模块的示例化
4.5 模块的参数化
4.6 关于结构化的一个实例
4.7 小结
第5章 门级与开关级建模
5.1 概述
5.2 门级基元
5.3 开关级基元
5.4 门级建模
5.5 开关级建模
5.6 小结
第6章 用户自定义基元
6.1 UDP的定义
6.2 组合UDP
6.3 时序UDP
6.4 小结
……
第7章 复杂建模
第8章 功能验证
第9章 综合与设计
第10章 数字电路的设计与技巧
第11章 基于Harvard结构的RISC-CPU设计