本书系统介绍了数字系统设计相关的知识，主要内容包括：EDA技术、FPGA／CPLD器件、Vefilog硬件描述语言等。本书以Quartus II、Synplify Pro／Synplify软件为平台，以Verilog-1995和Verilog-2001为语言标准，以可综合的设计为重点，以大量经过验证的数字设计实例为依据，系统阐述了数字系统设计的方法与技术，对设计优化做了探讨。
本书的特点是：着眼于实用，紧密联系教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。可作为电子、通信、信息、测控、电路与系统等专业高年级本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员阅读参考。

第1章 EDA技术与数字系统设计
1.1 EDA技术及其发展
1.2 数字系统设计技术
1.2.1 Top—down设计
1.2.2 Bottom—up设计
1.2.3 IP复用技术与SoC
1.3 数字系统设计的流程
1.3.1 输入
1..2 综合
1.3.3 适配
1.3.4 仿真
1.3.5 编程
1.4 常用的EDA软件工具
1.5 EDA技术的发展趋势
习题
第2章 FPGA／CPLD器件
2.1 PLD的分类
2.1.1 按集成度分类
2.1.2 按编程特点分类
2.1.3 按结构特点分类
2.2 PLD的基本原理与结构
2.2.1 PLD器件的基本结构
2.2.2 PLD电路的表示方法
2.3 低密度PLD的原理与结构
2.4 CPLD的原理与结构
2.4.1 宏单元结构
2.4.2 典型CPLD的结构
2.5 FPGA的原理与结构
2.5.1 查找表结构
2.5.2 典型FPGA的结构
2.5.3 FPGA结构的发展
2.6 FPGA／CPLD的编程元件
2.6.1 熔丝型开关
2.6.2 反熔丝
2.6.3 浮栅编程元件
2.6.4 SRAM编程元件
2.7 边界扫描测试技术
2.8 FPGA/CPLD的编程与配置
2.8.1在系统编程
2.8.2 CPLD器件的编程
2.8.3 FPGA器件的配置
2.9 FPGA／CPLD器件概述
2.10 PLD的发展趋势
习题
第3章 Quartus|1集成开发工具
3.1 Quartus Il原理图设计
3.1.1 半加器原理图输入
3.1.2 半加器设计与仿真
3.1.3 全加器设计与仿真
3.2 Quartus Il的优化设置
3.2.1 Settings设置
3.2.2 分析与综合设置
3.2.3 优化布局布线
3.3.4 设计可靠性检查
3.3 Quartus II的时序分析
3.3.1 时序设置与分析
3.3.2 时序逼近
习题
第4章 基于宏功能模块的设计
4.1 乘法器模块
4.2 除法器模块
4.3 计数器模块
4.4 常数模块
4.5 锁相环模块
4.6 存储器模块
4.7 其他模块
习题
第5章 Verilog HDL设计初步
5.1 Verilog HDL简介
5.2 Verilog HDL设计举例
5.3 Verilog HDL模块的结构
5.4 Synplify pro／Synplify综合器
第6章 Verilog HDL语法与要素
第7章 Verilog HDL行为语句
第8章 数字设计的层次与风格
第9章 Verilog HDL设计进阶
第10章 数字电路的仿真
第11章 数字设计实例
附录

第1章 EDA技术与数字系统设计
1.2 数字系统设计技术
数字系统的设计方法发生了深刻的变化。传统的数字系统通常是采用搭积木式的方式设计的，即由一些固定功能的器件加上一定的外围电路构成模块，由这些模块进一步形成各种功能电路，进而构成系统。构成系统的“积木块”是各种标准芯片，如74／54系列（TTL）、4000／4500系列（CMOS）芯片等，这些芯片的功能是固定的，用户只能根据需要从这些标准器件中选择，并按照推荐的电路搭成系统。在设计时，几乎没有灵活性可言，设计一个系统所需的芯片种类多且数量大。
PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD芯
片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件的内部逻辑和引脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。这样不仅可以通过芯片设计实现各种数字逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。
在基于EDA技术的设计中，通常有两种设计思路，一种是自顶向下的设计思路，一种
是自底向上的设计思路。
1．2．1 Top-clown设计
Top—down设计，即自项向下的设计。这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表，其对应的物理实现可以是PLD器件或专用集成电路（ASIC）。由于设计的主要仿真和调试过程是在高层次上完成的，这一方面有利于早期发现结构设计上的错误，避免设计工作的浪费，同时也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。
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